Forskjellen mellom Verilog & SystemVerilog

Verilog er en HDL - hardware beskrivelsesspråk - som brukes av utviklere for å beskrive maskinvare. Verilog navn er avledet fra språkets evne til å både kontrollere og logge utvikling og implementering av elektroniske komponenter. SystemVerilog er en forlengelse av Verilog, og utdyper den HDL protokoller. På grunn av deres forhold, de to HDL-er er svært like. Det er imidlertid noen viktige faktorer som gjør det mulig å skille dem fra hverandre.

Programming Interface

SystemVerilog søker å fokusere mulighetene i Verilog og forbedre på språkets evne til å kontrollere IP-baserte databrikker. SystemVerilog utdyper Verilog med gjennomføringen av "C" datamaskin språkstøtte, slik at utviklere å definere HDL protokoller i populære datamaskin programmeringsspråk som C og C ++.

Utvikling

Verilog ble utviklet av automatiserte Integrated Design Systems i 1985. Nitten år senere, Accellera introdusert SystemVerilog å utvide Verilog evner. Verilog startet som et privat HDL, før de blir offentliggjort i 1980. Etter Verilog ble et offentlig HDL, Acellera var i stand til å både utvide standarden til SystemVerilog og opprettholde den foreldreløse Verilog HDL.

Objekt og Assertion baserte Verification

I motsetning til Verilog inneholder SystemVerilog HDL både objektbasert og påstand basert verifisering. SystemVerilog kan brukes til å lage sant / usant-type påstander på brukte testmoduler, som kutter noe av arbeidet ut av å implementere eksterne testmoduler for bekreftelsesprosessen.

IEEE etiketter

Verilog er tildelt IEEE 1364 klassifiseringen av Institute of Electrical and Electronics Engineers, mens SystemVerilog er merket som IEEE 1800. IEEE avgjør et sett av standarder eller spesifikasjoner, at prosjektene må oppfylle for å kunne bære "IEEE" etiketten. De numeriske etiketter hjelpe til å skille Verilog og SystemVerilog fra IEEE utallige andre standarder og prosjekter - det finnes over 1300 maskinvare- og programvare protokoller utviklet av IEEE komiteen.