Hvordan bruke Verilog HDL

Verilog HDL er en hardware beskrivelsesspråk som brukes til å modellere elektroniske systemer, for eksempel analoge og mixed-signal kretser - og digitale logikk chips. Det er språket er svært lik C programmeringsspråk. Det gjør det mulig å lage design med et høyt abstraksjonsnivå. Det er også en case-sensitive programmeringsspråk som bruker en pre-prosessor - som behandler sine inndata som utgang - for å bruke som input i et annet program, etter behov.

Bruksanvisning

1 Start Xilinx ISE og klikk på "File", "New Project". Velg "Full_Adder" og "HDL for Top-Level" under "Project Name".

2 Velg innstillingene du foretrekker, basert på det aktuelle systemet du opererer. For eksempel, hvis du bruker "Synthesis Tool", velg "XST Simulator", "ISE Simulator» og «Verilog" som foretrukket språk.

3 Klikk på «Ny Source" under "Opprett en ny kilde" side. Velg "Verilog modulen." Sett den på "Half_Adder" og klikk "Next" til "Finish" vises. Klikk på "Finish".

4 Start modul du setter opp. Skriv inn dine innganger og utganger med primitiver. For eksempel bør en "Half Adder" være to, en-bits innganger og to, en-bits utgangene. Klikk "syntetisere" og deretter "Kjør" når du har skrevet inn dine innganger og utganger.

5 Dobbeltklikk på "Vis RTL" under "Synthesis». Dette vil gi deg et diagram av maskinvaren. Kontroller at den er programmert, som du hadde tenkt.