Hvordan lage Quartus Compilation Raskere

Altera Quartus er en programvare som lar deg lage digitale logiske kretser ved hjelp av maskinvarebeskrivelsesspråk, som VHDL og Verilog. Quartus kan du også simulere oppførselen til disse kretsene, slik at du kan teste design før du forplikter det til en programmerbar bank av logiske porter. Før du kan simulere oppførselen til kretsen, må du kompilere maskinvare descriptor språkkoden til en Quartus krets fil. Dette kan ta mye tid, men dette kan sped opp ved å slå på innstillingen "Smart Samling".

Bruksanvisning

1 Klikk på Altera Quartus II-ikonet for å starte programmet. Klikk på "File" fra hovedverktøylinjen og velg "Open". Åpne prosjektet du ønsker å fremskynde. Alternativt kan du opprette et nytt prosjekt ved å velge "New Project". Dette prosjektet vil være tom, men du kan fortsatt gjøre de nødvendige endringene slik at når du legger litt VHDL kode, vil din samling tid optimaliseres.

2 Klikk på "Oppdrag" fra hovedverktøylinjen. Klikk på "Settings" fra menyen som vises. Et nytt vindu vises.

3 Klikk på "innsamlingsprosessen Settings" fra kolonnen til venstre side av vinduet. På høyre side av siden viser flere justerbar kompilering innstillinger.

4 Klikk i boksen ved siden av "Bruk Smart Samling" for å slå på denne funksjonen. Dette tvinger kompilatoren å hoppe over "Analysis", "Synthesis" og "montør" etapper. Disse fasene håndtere optimalisere den digitale krets for å passe til en bestemt del av maskinvare. De er unødvendige trinn for de tidlige stadiene av digital kretsutvikling, der du kan være å gjøre mange små endringer som hver krever en samling for å teste. Ved å slå disse stadiene av, kan du spare mye tid.