Tutorial for Verilog HDL

Verilog HDL er en viktig maskinvarebeskrivende språk (HDL) som brukes av hardware design fagfolk, spesielt innen halvledere og elektroniske designbransjen. Den ble introdusert i 1985 av Gateway Design System Corporation. Verilog HDL lar designere til å utvikle design med et høyt abstraksjonsnivå i design, verifikasjon og implementering av digitale logikk chips. En kjennskap til programmeringsspråket C er nyttig i å lære Verilog HDL.

Bruksanvisning

1 Starte et nytt prosjekt. Åpne Xilinx ISE og klikk på "File" -menyen, velge "New Project". Under prosjektnavnet, velg "Full_Adder" og velg "HDL for Top-Level" kildetype.

2 Velg innstillinger. Innstillingen vil avhenge av hvilke systemer du kjører. Skriv inn de riktige innstillingene for familie, enhet og Package. For eksempel, hvis du kjører en Xilinx Spartan 3, ville du velge Spartan3, XC3S200 og FT256, henholdsvis. For Synthesis Tool, velger XST (VHDL / Verilog); Simulator, ISE simulator (VHDL / Verilog); og Foretrukket språk, Verilog.

3 Opprett en ny kilde. Klikk "Next" til du kommer til "Opprett en ny kilde", og klikk deretter på "Ny Source" og velg "Verilog modulen." Utpeke den "Half_Adder", og fortsetter å klikke "Next" til "Finish" -knappen kommer opp; klikk på den. Modulen skal nå vises.

4 Kjør modulen. Erklærer dine innganger og utganger for modulene ved hjelp av primitive. En halv adderer bør bestå av to en-bits innganger og to ett-bits utganger, som er forbundet med en XOR og en OG-port. Høyreklikk på "syntetisere" og en meny boks vil vises. Velg "Kjør". Programmet vil gå gjennom prosessen, og en gang gjort, en melding om at Synthesis ble fullført skal vises.

5 Vis maskinvaren. Under Synthesis, dobbeltklikker du på "Vis RTL" bringe opp blokkdiagram av maskinvaren. Dobbeltklikk på blokken for å vise skjematisk av kretsen og sjekk det er som programmert.